1. Module verilog에서 design과 programming의 기본단위 하나의 source(text) file로 주어짐 declarations and statemetns로 구성 2. Specification Models 1) behavior model : hardware의 logical procedure가 명시됨 -> 보통 if-else 구문 사용하여 구현 2) structural models : 여러개의 module을 interconnection한 것 3. Logic system 1) 1-bit 가 가질 수 있는 값 0: Logical 0, false 1 : Logical1, true x : unknown logical value z : high impedance 2) Boolean oper..
